timer的referen model(SV)

Timer的简化版参考模型实现（uvm）。

以下是使用SystemVerilog类实现的Timer1参考模型，充分利用面向对象特性：

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`timescale 1ns/1ps

class timer1_ref_model;
    //---------------------------------------
    // 配置参数
    //---------------------------------------
    realtime CLK_PERIOD = 1e9 / 72_000_000; // 单位ns

    //---------------------------------------
    // 寄存器状态
    //---------------------------------------
    typedef struct {
        bit [15:0] CR1;
        bit [15:0] CR2;
        bit [15:0] SMCR;
        bit [15:0] DIER;
        bit [15:0] SR;
        bit [15:0] EGR;
        bit [15:0] CCMR1;
        bit [15:0] CCER;
        bit [15:0] CNT;
        bit [15:0] PSC;
        bit [15:0] ARR;
        bit [15:0] CCR1;
    } timer_regs;

    timer_regs regs = '{
        CR1: 0, CR2:0, SMCR:0, DIER:0, SR:0, EGR:0,
        CCMR1:0, CCER:0, CNT:0, PSC:0, ARR:0, CCR1:0
    };

    //---------------------------------------
    // 内部状态
    //---------------------------------------
    realtime last_update_time;
    real current_count = 0;
    bit TIM1_UIE = 0;
    bit TIM1_CH1_OC = 0;

    //---------------------------------------
    // TLM接口（可选）
    //---------------------------------------
    uvm_analysis_port#(timer_regs) reg_ap;
    uvm_analysis_port#(bit) irq_ap;

    //---------------------------------------
    // 构造函数
    //---------------------------------------
    function new(string name = "timer1_ref_model");
        reg_ap = new("reg_ap", null);
        irq_ap = new("irq_ap", null);
    endfunction

    //---------------------------------------
    // 寄存器写入方法
    //---------------------------------------
    virtual function void write_reg(int addr, bit [31:0] data);
        case (addr)
            32'h40012C00: regs.CR1  = data[15:0];
            32'h40012C04: regs.CR2  = data[15:0];
            32'h40012C10: regs.DIER = data[15:0];
            32'h40012C20: regs.SR   = data[15:0];
            32'h40012C24: regs.EGR  = data[15:0];
            32'h40012C34: regs.CCMR1 = data[15:0];
            32'h40012C38: regs.CCER  = data[15:0];
            32'h40012C50: regs.CNT   = data[15:0];
            32'h40012C58: regs.PSC   = data[15:0];
            32'h40012C5C: regs.ARR   = data[15:0];
            32'h40012C6C: regs.CCR1  = data[15:0];
        endcase
        update_state();
        reg_ap.write(regs);
    endfunction

    //---------------------------------------
    // 状态更新核心逻辑
    //---------------------------------------
    protected virtual function void update_state();
        realtime delta_t = $realtime - last_update_time;
        real clock_step = (CLK_PERIOD * (regs.PSC + 1));

        if (regs.CR1[0]) begin // 定时器使能
            current_count += delta_t / clock_step;
          
            // 处理溢出
            while (current_count > regs.ARR) begin
                current_count -= (regs.ARR + 1);
                handle_overflow();
            end
        end

        update_pwm();
        last_update_time = $realtime;
    endfunction

    //---------------------------------------
    // 中断处理
    //---------------------------------------
    protected virtual function void handle_overflow();
        if (regs.DIER[0]) begin
            TIM1_UIE = 1;
            regs.SR[0] = 1;
            irq_ap.write(1);
        end
    endfunction

    //---------------------------------------
    // PWM生成
    //---------------------------------------
    protected virtual function void update_pwm();
        if (regs.CCER[0]) begin
            bit polarity = regs.CCER[1];
            TIM1_CH1_OC = (current_count < regs.CCR1) ^ polarity;
        end else begin
            TIM1_CH1_OC = 0;
        end
    endfunction

    //---------------------------------------
    // 断言检查
    //---------------------------------------
    function void check_assertions();
        // 检查ARR > CCR1在PWM模式
        if ((regs.CCMR1[5:4] inside {2'b00, 2'b01}) && 
            (regs.ARR <= regs.CCR1)) begin
            $error("ARR(%0d) must > CCR1(%0d) in PWM mode", 
                  regs.ARR, regs.CCR1);
        end

        // 检查计数器范围
        assert (current_count >= 0 && current_count <= regs.ARR) else
            $error("Counter out of range: %0f", current_count);
    endfunction

    //---------------------------------------
    // 输入捕获扩展
    //---------------------------------------
    virtual function void capture_event(bit edge_type);
        if (regs.SMCR[2:0] == 3'b100) begin
            regs.CCNT = current_count;
            update_state();
        end
    endfunction

    //---------------------------------------
    // 死区时间建模
    //---------------------------------------
    virtual task apply_deadtime();
        // 假设CR2[7:0]存储死区时间系数
        real dead_time_ns = regs.CR2[7:0] * CLK_PERIOD;
        #dead_time_ns;
    endtask

    //---------------------------------------
    // 重置方法
    //---------------------------------------
    virtual function void reset();
        regs = '{default:0};
        current_count = 0;
        TIM1_UIE = 0;
        TIM1_CH1_OC = 0;
        last_update_time = $realtime;
    endfunction
endclass

主要特性说明：

1. 面向对象封装：

classDiagram
    class timer1_ref_model {
        - timer_regs regs
        - realtime last_update_time
        - real current_count
        + write_reg(int addr, bit[31:0] data)
        + update_state()
        + check_assertions()
        + capture_event(bit edge_type)
        + reset()
    }

2. 关键方法：

  • write_reg：模拟APB总线写入
  • update_state：核心状态更新逻辑
  • check_assertions：即时断言检查

3. 扩展功能：

  • TLM接口：集成UVM分析端口
  • 输入捕获：通过capture_event方法触发
  • 死区时间：使用任务模拟时间延迟

4. 验证优势：

  • 时间抽象：基于$realtime计算代替RTL时序
  • 动态配置：支持运行时修改参数
  • 多实例支持：可创建多个独立定时器模型

使用示例（UVM环境）：

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class timer1_scoreboard extends uvm_scoreboard;
    timer1_ref_model ref_model;
    uvm_analysis_imp#(reg_transaction, timer1_scoreboard) reg_imp;

    virtual function void build_phase(uvm_phase phase);
        ref_model = new("ref_model");
        reg_imp = new("reg_imp", this);
    endfunction

    function void write(reg_transaction tr);
        ref_model.write_reg(tr.addr, tr.data);
        ref_model.check_assertions();
      
        // 与DUT输出比较
        if (dut_irq != ref_model.TIM1_UIE)
            `uvm_error("IRQ_MISMATCH", $sformatf(...))
    endfunction
endclass

设计要点：

1. 时间计算模型：

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realtime delta_t = $realtime - last_update_time;
real clock_step = (CLK_PERIOD * (regs.PSC + 1));
current_count += delta_t / clock_step;

2. 断言集成方式：

  • 即时断言：在check_assertions中直接检查
  • 属性断言：通过UVM报告机制实现

3. 扩展性设计：

  • 虚方法设计：允许子类重写特定功能
  • 分离状态更新与计算逻辑

此实现方式：

  1. 完全解耦RTL实现细节
  2. 支持前向预测和后向校验
  3. 可轻松集成覆盖率收集
  4. 支持多时钟域扩展
  5. 提供事务级调试接口

可根据具体需求添加以下扩展：

  1. 添加不同工作模式的状态机
  2. 实现更复杂的输入捕获逻辑
  3. 增加同步/异步复位处理
  4. 支持DMA请求生成
  5. 添加功耗状态建模
本文作者： ICXNM-ZLin
本文链接： https://talent-tudou.github.io/2025/02/23/外设/timer的referen model(SV)/
版权声明： 本作品采用 CC BY-NC-SA 4.0 进行许可。转载请注明出处！
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    缺失模块。
    1、请确保node版本大于6.2
    2、在博客根目录（注意不是yilia根目录）执行以下命令：
    npm i hexo-generator-json-content --save

    3、在根目录_config.yml里添加配置： 

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很惭愧<br><br>只做了一点微小的工作<br>谢谢大家